基于Perl的EDIF网表级电路的自动可测性设计系统的自动可测性设计方法[CN201310268649.7] - 哈尔滨工业大学

专利申请

2013-06-28
公布公告

2015-08-19
授权日期

2015-08-19
终止

2025-08-16

基于Perl的EDIF网表级电路的自动可测性设计系统的自动可测性设计方法

* 专利信息仅供参考，不具有法律效力。有效专利

注册号： CN201310268649.7 申请日期： 2013-06-28 专利主类别： G06F11/36 {{ classMap["G06F11/36"] }}

申请人名称：哈尔滨工业大学

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申请人地址：黑龙江省哈尔滨市南岗区西大直街92号

专利分类项目

G06F11/36 : 通过软件的测试或调试防止错误

专利注册信息

初审公告期号	2013-06-28	初审公告日期	2015-08-19
注册公告期号	2015-08-19	注册公告日期	2015-08-19
专用权期限	2015-08-19 - 2025-08-16	专利类型	发明授权
代理组织机构	哈尔滨市松花江专利商标事务所查看该机构代理的所有专利

专利介绍

基于Perl的EDIF网表级电路的自动可测性设计系统的自动可测性设计方法，涉及一种EDIF网表级电路的自动可测性设计系统及自动可测性设计方法。它是为了适应对EDIF网表级电路的自动可测性设计的需求。电路源码解析模块用于对数字逻辑电路的EDIF网表级描述的分析；触发器修改模块用于用EDIF语言完对所有触发器的可测性修改；Verilog封装模块用于对EDIF网表描述电路的Verilog封装；扫描链连接模块用于对EDIF网表描述电路用Verilog语言完成电路的扫描链设计；可测性电路生成模块用于对电路的再次Verilog封装；测试验证模块用于生成测试文件并对可测性设计后的电路进行验证。本发明适用于EDIF网表级电路的自动可测性设计。

法律进度