一种基于FPGA的动态数据加解密实现方法[CN201911059711.5] - 浙江理工大学

专利申请

2019-11-01
公布公告

2022-10-28
授权日期

2022-10-28
终止

2032-10-25

一种基于FPGA的动态数据加解密实现方法

* 专利信息仅供参考，不具有法律效力。有效专利

注册号： CN201911059711.5 申请日期： 2019-11-01 专利主类别： H04L9/06 {{ classMap["H04L9/06"] }}

申请人名称：浙江理工大学

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申请人地址：浙江省杭州市江干经济开发区2号大街928号

专利分类项目

H04L9/06 : 使用移位寄存器或存储器用于块式码的密码装置，例如dES系统

H04L9/08 : 密钥分配

H04L9/40 :

H04L67/568 :

专利注册信息

初审公告期号	2019-11-01	初审公告日期	2022-10-28
注册公告期号	2022-10-28	注册公告日期	2022-10-28
专用权期限	2022-10-28 - 2032-10-25	专利类型	发明授权
代理组织机构	杭州求是专利事务所有限公司查看该机构代理的所有专利

专利介绍

本发明公开了一种基于FPGA的动态数据加解密设计与实现方法。本发明采用FPGA作为主控制器完成对动态密钥加解密主状态机的设计，将整个动态密钥加解密分成3DES加解密和密钥更新两个部分；同时在加密帧数达到设定的阈值，就更新密钥和阈值，达到双重混沌态，极大的保证了数据的安全性。本发明具有高速数据处理能力，也极大的提高了加解密速度，能够满足工业网关快速加解密以及高安全性的要求。

法律进度